WEP093 　加速器制御　 8月8日 大展示ホール 13:10 - 15:10

J-PARC MR向け低速digitizer（1-10 kS/s x 数秒）の開発

Development of slow-sampling digitizer for J-PARC MR

○上窪田 紀彦（高エネ研），飯塚 上夫（関東情報サービス），下川 哲司（高エネ研），吉田 奨（関東情報サービス）

○Norihiko Kamikubota (KEK/J-PARC), Takao Iitsuka (KIS), Tetsushi Shimogawa (KEK/J-PARC), Susumu Yoshida (KIS)

J-PARC MRは、2.48s(FX mode, Neutrino向け)または5.20s(SX mode, Hadron向け)の周期で運転するSlow-cycle machineである。１サイクル内の入射-加速-出射もまた秒単位になる。 　電源の動作確認には、低速digitizer(1-10kS/s x 数秒)で信号が確認できれば十分であるが、秒単位のdigitizerは商用製品が少ない。J-PARC MRでは横河FA-M3 PLCが標準的なI/O platformであるため、PLC moduleで低速digitizerとなりえるものが欲しい。 　高速データ収集モジュール F3HA06は、｛16bit, 6ch, 200kS/s｝仕様で設計された市販品である。本来低速digitizerではないが、a) samplingを敢えて遅くし(200k->1～10k)、b) HA06->CPUの繰り返しデータ転送と処理、を工夫することで、J-PARC MR向けの低速digitizerとして動作させることに成功した。また、現場の信号配線取り合いのためのモジュールを開発し、現場実装に役立てている。 　実装の詳細（Software, Hardware両面）や実用例について報告する。